XCVU9P-2FLGA2104I - מעגלים משולבים, משובצים, FPGAs (מערך שערים לתכנות שדה)

עקרון הפעולה:
FPGAs משתמשים בקונספט כמו מערך התא הלוגי (LCA), המורכב באופן פנימי משלושה חלקים: הבלוק הלוגי הניתן להגדרה (CLB), בלוק היציאה של הקלט (IOB) והאינטראקציה הפנימית.מערכי שער הניתנים לתכנות שדה (FPGAs) הם התקנים ניתנים לתכנות עם ארכיטקטורה שונה ממעגלים לוגיים מסורתיים ומערכי שערים כגון התקני PAL, GAL ו-CPLD.הלוגיקה של ה-FPGA מיושמת על ידי טעינת תאי הזיכרון הסטטי הפנימיים עם נתונים מתוכנתים, הערכים המאוחסנים בתאי הזיכרון קובעים את הפונקציה הלוגית של התאים הלוגיים ואת האופן שבו המודולים מחוברים זה לזה או ל-I/ O.הערכים המאוחסנים בתאי הזיכרון קובעים את הפונקציה הלוגית של התאים הלוגיים ואת האופן שבו המודולים מקושרים זה לזה או ל-I/Os, ובסופו של דבר את הפונקציות שניתן ליישם ב-FPGA, המאפשר תכנות בלתי מוגבל. .

עיצוב שבב:
בהשוואה לסוגים אחרים של עיצוב שבבים, נדרש בדרך כלל סף גבוה יותר וזרימת עיצוב בסיסית קפדנית יותר לגבי שבבי FPGA.בפרט, העיצוב צריך להיות קשור באופן הדוק לסכימת ה-FPGA, המאפשרת קנה מידה גדול יותר של עיצוב שבבים מיוחד.על ידי שימוש ב-Matlab ובאלגוריתמי עיצוב מיוחדים ב-C, אמור להיות אפשרי להשיג טרנספורמציה חלקה לכל הכיוונים ובכך להבטיח שהיא תואמת את החשיבה הנוכחית של עיצוב שבבים.אם זה המקרה, אז בדרך כלל יש צורך להתמקד בשילוב מסודר של רכיבים ובשפת העיצוב המתאימה כדי להבטיח עיצוב שבב שמיש וקריא.השימוש ב-FPGAs מאפשר איתור באגים בלוח, הדמיית קוד ופעולות עיצוב קשורות אחרות כדי להבטיח שהקוד הנוכחי נכתב בצורה מסוימת ושפתרון התכנון עומד בדרישות התכנון הספציפיות.בנוסף לכך, יש לתעדף את אלגוריתמי התכנון על מנת לייעל את תכנון הפרויקט ואת האפקטיביות של פעולת השבב.כמעצב, הצעד הראשון הוא לבנות מודול אלגוריתם ספציפי אליו קשור קוד השבב.הסיבה לכך היא שקוד תוכנן מראש עוזר להבטיח את מהימנות האלגוריתם ומייעל באופן משמעותי את עיצוב השבב הכולל.עם איתור באגים בלוח מלא ובדיקות סימולציה, זה אמור להיות אפשרי לצמצם את זמן המחזור הנצרך בתכנון השבב כולו במקור ולמטב את המבנה הכולל של החומרה הקיימת.מודל עיצוב מוצר חדש זה משמש לעתים קרובות, למשל, בעת פיתוח ממשקי חומרה לא סטנדרטיים.

האתגר המרכזי בתכנון FPGA הוא להכיר את מערכת החומרה והמשאבים הפנימיים שלה, להבטיח ששפת העיצוב מאפשרת תיאום יעיל של רכיבים ולשפר את הקריאה והניצול של התוכנית.זה גם מציב דרישות גבוהות מהמעצב, שצריך לצבור ניסיון במספר פרויקטים כדי לעמוד בדרישות.

 תכנון האלגוריתם צריך להתמקד בסבירות כדי להבטיח את השלמתו הסופית של הפרויקט, להציע פתרון לבעיה בהתבסס על המצב בפועל של הפרויקט, ולשפר את היעילות של פעולת ה-FPGA.לאחר קביעת האלגוריתם צריך להיות סביר לבנות את המודול, כדי להקל על עיצוב הקוד מאוחר יותר.ניתן להשתמש בקוד תוכנן מראש בעיצוב קוד כדי לשפר את היעילות והאמינות.בניגוד ל-ASICs, ל-FPGAs יש מחזור פיתוח קצר יותר וניתן לשלב אותם עם דרישות עיצוב כדי לשנות את מבנה החומרה, מה שיכול לעזור לחברות להשיק מוצרים חדשים במהירות ולעמוד בצרכים של פיתוח ממשקים לא סטנדרטיים כאשר פרוטוקולי התקשורת אינם בשלים.