(חדש ומקורי) במלאי 3S200A-4FTG256C שבב IC XC3S200A-4FTG256C

תכונות המוצר

 מערך שערים לתכנות שדה

 אמערך שערים הניתן לתכנות בשטח(FPGA) הואמעגל משולבתוכנן להגדרה על ידי לקוח או מעצב לאחר ייצור - ומכאן המונחניתן לתכנות בשטח.תצורת FPGA מוגדרת בדרך כלל באמצעות aשפת תיאור החומרה(HDL), דומה לזה המשמש עבור anמעגל משולב ספציפי ליישום(ASIC).דיאגרמות מעגליםשימשו בעבר לציון התצורה, אך הדבר נדיר יותר ויותר עקב הופעתו שלאוטומציה של עיצוב אלקטרוניכלים.

FPGAs מכילים מערך שלניתן לתכנות בלוקים לוגיים, והיררכיה של חיבורים הניתנים להגדרה מחדש המאפשרת לחבר בלוקים יחד.ניתן להגדיר בלוקים לוגיים לביצוע מורכביםפונקציות שילוביות, או לפעול כפשוטהשערים לוגייםכמוווXOR.ברוב ה-FPGAs, בלוקים לוגיים כוללים גםרכיבי זיכרון, שעשוי להיות פשוטכפכפיםאו בלוקים שלמים יותר של זיכרון.^[1]ניתן לתכנת מחדש FPGAs רבים ליישום שוניםפונקציות לוגיות, המאפשר גמישותמחשוב שניתן להגדרה מחדשכפי שבוצע בתוכנת מחשב.

ל-FPGA יש תפקיד יוצא דופן במערכת משובצת מחשבפיתוח בשל יכולתם להתחיל פיתוח תוכנת מערכת בו זמנית עם חומרה, לאפשר סימולציות של ביצועי מערכת בשלב מוקדם מאוד של הפיתוח, ולאפשר ניסויים שונים של מערכת ואיטרציות עיצוב לפני סיום ארכיטקטורת המערכת.^[2]

הִיסטוֹרִיָה[לַעֲרוֹך]

תעשיית ה-FPGA נבטהזיכרון לקריאה בלבד הניתן לתכנות(PROM) והתקני לוגיקה ניתנים לתכנות(PLDs).ל-PROMs ול-PLD הייתה לשניהם אפשרות לתכנות בקבוצות במפעל או בשטח (ניתן לתכנות בשטח).^[3]

אלטרהנוסדה בשנת 1983 וסיפקה בשנת 1984 את מכשיר ההיגיון מחדש הראשון בתעשייה - ה-EP300 - אשר כלל חלון קוורץ בחבילה שאפשר למשתמשים להאיר מנורת אולטרה סגול על התבנית כדי למחוק אתEPROMתאים שהחזיקו את תצורת המכשיר.^[4]

Xilinxהפיק את השדה הראשון בר-תכנות מבחינה מסחריתמערך שעריםבשנת 1985^[3]- ה-XC2064.^[5]ל-XC2064 היו שערים ניתנים לתכנות וחיבורים ניתנים לתכנות בין שערים, תחילתה של טכנולוגיה ושוק חדשים.^[6]ל-XC2064 היו 64 בלוקים לוגיים (CLB) הניתנים להגדרה, עם שניים של שלוש כניסותטבלאות חיפוש(LUTs).^[7]

בשנת 1987, המרכז לוחמת שטח ימימימן ניסוי שהציע סטיב קאסלמן לפיתוח מחשב שיטמיע 600,000 שערים שניתנים לתכנות מחדש.קאסלמן הצליח ופטנט הקשור למערכת הונפק ב-1992.^[3]

Altera ו-Xilinx המשיכו ללא עוררין וצמחו במהירות מ-1985 עד אמצע שנות ה-90, כאשר מתחרים צצו, ושחקו חלק ניכר מנתח השוק שלהם.עד 1993, Actel (עכשיומיקרוסמי) שימש כ-18 אחוז מהשוק.^[6]

שנות ה-90 היו תקופה של צמיחה מהירה עבור FPGAs, הן בתחכום המעגלים והן בהיקף הייצור.בתחילת שנות ה-90, FPGAs שימשו בעיקר בתקשורתורשת.עד סוף העשור, רכיבי FPGA מצאו את דרכם ליישומים צרכניים, רכבים ותעשייתיים.^[8]

עד 2013, אלטרה (31 אחוז), אקטל (10 אחוז) ו-Xilinx (36 אחוז) ייצגו יחד כ-77 אחוז משוק ה-FPGA.^[9]

חברות כמו מיקרוסופט החלו להשתמש ב-FPGAs כדי להאיץ מערכות בעלות ביצועים גבוהים, עתירי חישוב (כמומרכזי נתוניםשמפעילים את שלהםמנוע החיפוש בינג), בשלביצועים לוואטיתרון FPGAs מספקים.^[10]מיקרוסופט החלה להשתמש ב-FPGAs כדילהאיץבינג בשנת 2014, ובשנת 2018 החלו לפרוס רכיבי FPGA על פני עומסי עבודה אחרים של מרכז הנתונים שלהםצבע תכלת מחשוב ענןפּלַטפוֹרמָה.^[11]

קווי הזמן הבאים מצביעים על התקדמות בהיבטים שונים של עיצוב FPGA:

שערים

• 1987: 9,000 שערים, Xilinx^[6]
• 1992: 600,000, מחלקת לוחמת שטח ימית^[3]
• תחילת שנות ה-2000: מיליונים^[8]
• 2013: 50 מיליון, Xilinx^[12]

גודל השוק

• 1985: FPGA מסחרי ראשון: Xilinx XC2064^[5][6]
• 1987: 14 מיליון דולר^[6]
• ג.1993: >385 מיליון דולר^{[6][אימות נכשל]}
• 2005: 1.9 מיליארד דולר^[13]
• הערכות 2010: 2.75 מיליארד דולר^[13]
• 2013: 5.4 מיליארד דולר^[14]
• אומדן 2020: 9.8 מיליארד דולר^[14]

העיצוב מתחיל

אתחילת עיצובהוא עיצוב מותאם אישית חדש ליישום על FPGA.

• 2005: 80,000^[15]
• 2008: 90,000^[16]

לְעַצֵב[לַעֲרוֹך]

ל-FPGAs עכשוויים יש משאבים גדולים שלשערים לוגייםוגושי RAM ליישום חישובים דיגיטליים מורכבים.מכיוון שתכנוני FPGA משתמשים בקצבי קלט/פלט מהירים מאוד ונתונים דו-כיוונייםאוטובוסים, זה הופך לאתגר לאמת תזמון נכון של נתונים חוקיים תוך זמן ההגדרה וזמן ההחזקה.

תכנון קומהמאפשר הקצאת משאבים בתוך FPGAs כדי לעמוד במגבלות זמן אלו.ניתן להשתמש ב-FPGAs כדי ליישם כל פונקציה לוגית ש-anASICיכול להופיע.היכולת לעדכן את הפונקציונליות לאחר המשלוח,הגדרה מחדש חלקיתשל חלק מהעיצוב^[17]והעלויות ההנדסיות החד פעמיות הנמוכות ביחס לתכנון ASIC (למרות עלות היחידה הגבוהה יותר בדרך כלל), מציעות יתרונות עבור יישומים רבים.^[1]

לחלק מה-FPGAs יש תכונות אנלוגיות בנוסף לפונקציות דיגיטליות.התכונה האנלוגית הנפוצה ביותר היא תכנותקצב הרגעל כל פין פלט, מה שמאפשר למהנדס להגדיר שיעורים נמוכים על פינים טעונים קלות שאם לא כןטַבַּעַתאוֹזוּגבאופן בלתי מתקבל על הדעת, ולהגדיר שיעורים גבוהים יותר על פינים עמוסים בכבדות בערוצים מהירים שאחרת היו פועלים לאט מדי.^[18][19]נפוצים גם קוורץ-מתנדים קריסטל, מתנדים התנגדות-קיבול על-שבב, ולולאות נעולות פאזהעם מוטבעמתנדים מבוקרי מתחמשמש להפקה וניהול של שעונים כמו גם לשידורי שעוני העברת שעונים ושעוני מקלט במהירות גבוהה (SERDES).נפוצים למדי הם דיפרנציאלייםמשוויםעל פיני קלט המיועדים לחיבור אליהםאיתות דיפרנציאליערוצים.כמה "אות מעורבל-FPGA" יש ציוד היקפי משולבממירים אנלוגיים לדיגיטליים(ADCs) וממירים דיגיטליים לאנלוגיים(DACs) עם בלוקים של מיזוג אותות אנלוגיים המאפשרים להם לפעול כמערכת על שבב(SoC).^[20]מכשירים כאלה מטשטשים את הגבול בין FPGA, שנושא אחדים ואפסים דיגיטליים על מארג החיבורים הפנימי הניתן לתכנות שלו, ומערך אנלוגי הניתן לתכנות בשטח(FPAA), הנושא ערכים אנלוגיים על מארג החיבורים הפנימי הניתן לתכנות שלו.

חסימות לוגיות[לַעֲרוֹך]

מאמר מרכזי:חסימה לוגית

איור דוגמה מפושט של תא לוגי (LUT -טבלת חיפוש, FA -מוסיף מלא, DFF –כפכף D מסוג D)

ארכיטקטורת ה-FPGA הנפוצה ביותר מורכבת ממערך שלבלוקים לוגיים(הנקראים בלוקים לוגיים ניתנים להגדרה, CLBs, או בלוקים של מערך לוגי, LABs, תלוי בספק),רפידות I/O, וניתוב ערוצים.^[1]בדרך כלל, לכל ערוצי הניתוב יש אותו רוחב (מספר חוטים).רפידות קלט/פלט מרובות עשויות להתאים לגובה של שורה אחת או לרוחב של עמודה אחת במערך.

"יש למפות מעגל יישומים לתוך FPGA עם משאבים מתאימים.בעוד שמספר ה-CLBs/LABs ו-I/Os הנדרשים נקבע בקלות מהתכנון, מספר מסלולי הניתוב הדרושים עשוי להשתנות במידה ניכרת אפילו בין עיצובים עם אותה כמות היגיון.(לדוגמה, אמתג מוט צולבדורש הרבה יותר ניתוב מאשר aמערך סיסטוליעם אותה ספירת שערים.מכיוון שמסלולי ניתוב שאינם בשימוש מגדילים את העלות (ומקטינים את הביצועים) של החלק מבלי לספק תועלת כלשהי, יצרני FPGA מנסים לספק בדיוק מספיק מסלולים כך שרוב העיצובים שיתאימו במונחים שלטבלאות חיפוש(LUTs) ו-I/Os יכולים להיותמוּכרָע.זה נקבע על ידי אומדנים כמו אלה שנגזרו מהםכלל השכירותאו על ידי ניסויים עם עיצובים קיימים."^[21]החל משנת 2018,רשת על שבבמתפתחות ארכיטקטורות לניתוב וחיבור הדדי.^{[נדרש ציטוט]}

באופן כללי, בלוק לוגי מורכב מכמה תאים לוגיים (הנקראים ALM, LE, slice וכו').תא טיפוסי מורכב מ-LUT בעל 4 כניסות, אמוסיף מלא(FA) ואכפכף D מסוג D.אלה עשויים להיות מפוצלים לשני LUTs עם 3 כניסות.במצב נורמליאלה משולבים לתוך LUT 4 כניסות דרך הראשונהמרובה(מקס).בחֶשְׁבּוֹןבמצב, התפוקות שלהם מוזנות אל המוסיף.בחירת המצב מתוכנתת ב-mux השני.הפלט יכול להיות אוסינכרוניאוֹאסינכרוני, בהתאם לתכנות של ה-mux השלישי.בפועל, האפעף כולו או חלקים ממנומאוחסנים כפונקציותלתוך ה-LUTs כדי לחסוךמֶרחָב.^[22][23][24]

בלוקים קשים[לַעֲרוֹך]

משפחות FPGA מודרניות מרחיבות את היכולות לעיל וכוללות פונקציונליות ברמה גבוהה יותר קבועה בסיליקון.הטמעת הפונקציות הנפוצות הללו במעגל מפחיתה את השטח הנדרש ומעניקה לפונקציות הללו מהירות מוגברת בהשוואה לבנייתן מפרימיטיבים לוגיים.דוגמאות לכך כוללותמכפילים, גנריתבלוקים של DSP,מעבדים משובצים, לוגיקה קלט/פלט במהירות גבוהה ומשובצתזיכרונות.

FPGAs מתקדמים יכולים להכיל מהירות גבוההמשדרים מרובי גיגה-ביטוליבות IP קשותכמוליבות מעבד,אתרנט יחידות בקרת גישה בינוניות,PCI/PCI Expressבקרים, ובקרי זיכרון חיצוניים.ליבות אלה קיימות לצד הבד הניתן לתכנות, אך הן בנויות מתוךטרנזיסטוריםבמקום LUTs אז יש להם רמת ASICביצועיםוצריכת חשמלמבלי לצרוך כמות משמעותית של משאבי בד, מה שמשאיר יותר מהבד פנוי עבור ההיגיון הספציפי ליישום.מקלטי ה-Multi-Gigabit מכילים גם מעגלי קלט ויציאה אנלוגיים בעלי ביצועים גבוהים יחד עם סריאלייזרים ו-deserializers במהירות גבוהה, רכיבים שלא ניתן לבנות מתוך LUTs.פונקציונליות של שכבה פיזית ברמה גבוהה יותר (PHY) כגוןקידוד קויכול להיות או לא להיות מיושם לצד ה-serializers ו-de-serializers בלוגיקה קשיחה, תלוי ב-FPGA.