לוגיקה וכפכפים-SN74LVC74APWR

כפכףובְּרִיחַהם מכשירים אלקטרוניים דיגיטליים נפוצים עם שני מצבים יציבים שניתן להשתמש בהם לאחסון מידע, וכפכף או תפס אחד יכולים לאחסן סיביות אחת של מידע.

Flip-Flop (בקיצור כ-FF), הידוע גם בשם שער ביסטי, הידוע גם בתור כפכף ביסטי, הוא מעגל לוגי דיגיטלי שיכול לפעול בשני מצבים.כפכפים נשארים במצבם עד שהם מקבלים דופק קלט, המכונה גם טריגר.כאשר מתקבלת דופק כניסה, פלט הכפכף משנה מצב בהתאם לכללים ולאחר מכן נשאר במצב זה עד לקבלת טריגר נוסף.

תפס, רגיש לרמת הפולס, משנה מצב מתחת לרמת פעימת השעון, תפס הוא יחידת אחסון מופעלת רמה, והפעולה של אחסון נתונים תלויה בערך הרמה של אות הכניסה, רק כאשר התפס נמצא ב- מצב הפעלה, הפלט ישתנה עם קלט הנתונים.הבריח שונה מכפכפוף, זה לא תפס נתונים, האות במוצא משתנה עם אות הכניסה, בדיוק כמו האות העובר דרך מאגר;ברגע שאות הבריח פועל כתפס, הנתונים נעולים ואות הכניסה לא פועל.תפס נקרא גם תפס שקוף, כלומר הפלט שקוף לכניסה כאשר הוא לא ננעל.

ההבדל בין תפס לכפכף
תפס וכפכף הם התקני אחסון בינאריים עם פונקציית זיכרון, שהם אחד מההתקנים הבסיסיים להרכבת מעגלי לוגי תזמון שונים.ההבדל הוא: תפס קשור לכל אותות הקלט שלו, כאשר אות הקלט משתנה תפס משתנה, אין מסוף שעון;הכפכף נשלט על ידי השעון, רק כאשר השעון מופעל כדי לדגום את הקלט הנוכחי, ליצור את הפלט.כמובן, מכיוון שגם התפס וגם הכפכף הם לוגיקה של תזמון, הפלט לא קשור רק לקלט הנוכחי, אלא גם קשור לפלט הקודם.

1. הבריח מופעל על ידי רמה, לא בקרה סינכרונית.DFF מופעל על ידי קצה שעון ושליטה סינכרונית.

2、latch רגיש לרמת הקלט ומושפע מהשהיית החיווט, כך שקשה להבטיח שהפלט לא מייצר קוצים;DFF נוטה פחות לייצר כתמים.

3, אם אתה משתמש במעגלי שער לבניית תפס ו-DFF, תפס צורך פחות משאבי שער מאשר DFF, שהוא מקום מעולה ל-latch מאשר DFF.לכן, האינטגרציה של שימוש ב-latch ב-ASIC גבוהה יותר מ-DFF, אבל ההיפך הוא הנכון ב-FPGA, כי אין יחידת תפס סטנדרטית ב-FPGA, אלא יש יחידת DFF, ו-LATCH צריך יותר מ-LE אחד כדי להתממש.התפס מופעל ברמה, וזה שווה ערך ל-Enable end, ולאחר הפעלה (בזמן רמת ההפעלה) שווה ערך לחוט, שמשתנה עם הפלט משתנה עם הפלט.במצב שאינו מופעל הוא לשמור על האות המקורי, אשר ניתן לראות והבדל כפכפים, למעשה, פעמים רבות תפס אינו תחליף ל-ff.

4, הבריח יהפוך לניתוח תזמון סטטי מורכב ביותר.

5, נכון לעכשיו, תפס משמש רק במעגל היוקרתי מאוד, כמו מעבד P4 של אינטל.ל-FPGA יש יחידת תפס, ניתן להגדיר את יחידת האוגר כיחידת תפס, במדריך xilinx v2p יוגדר כיחידת תפס/בריח, הקובץ המצורף הוא דיאגרמת מבנה חצי פרוסה של xilinx.דגמים ויצרנים אחרים של FPGAs לא הלכו לבדוק.--באופן אישי, אני חושב ש-xilinx מסוגלת להתאים ישירות את האלטרה עשויה להיות בעיה יותר, לכמה LE לעשות, עם זאת, לא מכשיר xilinx כל פרוסה יכולה להיות מוגדרת כך, לממשק ה-DDR היחיד של altera יש יחידת תפס מיוחד, בדרך כלל רק מעגל מהיר ישמש בעיצוב הבריח.ה-LE של altera אינו מבנה תפס, ובדוק את ה-sp3 ו-sp2e, ושאר לא לבדוק, המדריך אומר שתצורה זו נתמכת.הביטוי wangdian לגבי altera נכון, לא ניתן להגדיר את ה-ff של altera ל-latch, הוא משתמש בטבלת חיפוש כדי ליישם latch.

כלל העיצוב הכללי הוא: הימנע מתפס ברוב העיצובים.זה יאפשר לך לעצב את התזמון הסתיים, וזה מאוד מוסתר, לא ותיק לא יכול למצוא.הבריח הסכנה הגדולה ביותר היא לא לסנן כתמים.זה מסוכן ביותר עבור הרמה הבאה של המעגל.לכן, כל עוד אתה יכול להשתמש במקום כפכפים D, אל תשתמש בתפס.