order_bg

מוצרים

LCMXO2-256HC-4TG100C מקורי וחדש עם מחיר תחרותי במלאי ספק IC

תיאור קצר:

התקן הלוגיקה המורכבת לתכנות (CPLD) הוא מעגל משולב (ASIC) ספציפי ליישום במעגל המשולב של LSI (Large Scale Integrated Circuit).הוא מתאים לתכנון מערכות דיגיטליות אינטנסיביות, ובקרת ההשהיה שלו נוחה.CPLD הוא אחד המכשירים הצומחים ביותר במעגלים משולבים.
רכיבי CPLD
CPLD הוא התקן לוגי מורכב שניתן לתכנות בעל קנה מידה גדול ומבנה מורכב, השייך למגוון המעגלים המשולבים בקנה מידה גדול.

 


פירוט המוצר

תגיות מוצר

תכונות המוצר

קוד Pbfree כן
קוד Rohs כן
קוד מחזור חיים חלק פָּעִיל
Ihs יצרן LATTICE SEMICONDUCTOR CORP
קוד חבילה חלק QFP
תיאור החבילה LFQFP,
ספירת סיכות 100
הגע לקוד תאימות תואם
קוד ECCN EAR99
קוד HTS 8542.39.00.01
יצרן Samacsys מוליך למחצה סריג
תכונה נוספת פועל גם באספקה ​​נומינלית של 3.3 V
קוד JESD-30 S-PQFP-G100
קוד JESD-609 e3
אורך 14 מ"מ
רמת רגישות ללחות 3
מספר כניסות ייעודיות  
מספר קווי קלט/פלט  
מספר כניסות 55
מספר יציאות 55
מספר טרמינלים 100
טמפרטורת עבודה-מקסימום 85 מעלות צלזיוס
טמפרטורת פעולה-מינימום  
אִרגוּן 0 כניסות ייעודיות, 0 I/O
פונקציית פלט מעורב
חומר גוף החבילה פלסטיק/אפוקסי
קוד חבילה LFQFP
קוד שקילות חבילה TQFP100,.63SQ
צורת חבילה כיכר
סגנון חבילה FLATPACK, פרופיל נמוך, גובה נאה
שיטת אריזה מַגָשׁ
טמפרטורת זרימה חוזרת שיא (צל"ש) 260
ספקי כוח 2.5/3.3 וולט
סוג היגיון ניתן לתכנות פלאש PLD
עיכוב ריבוי 7.36 ns
סטטוס הסמכה לא מוסמך
גובה ישיבה-מקס 1.6 מ"מ
מתח אספקה-מקס 3.462 וולט
מתח אספקה-מינימום 2.375 וולט
מתח אספקה-נום 2.5 וולט
מתקן משטח כן
דרגת טמפרטורה אַחֵר
סיום מסוף פח מט (Sn)
טופס מסוף כנף שחף
טרמינל פיץ' 0.5 מ"מ
מיקום מסוף מְרוּבָּע
טמפרטורת זמן @ שיא זרימה חוזרת - מקסימום (שניות) 30
רוֹחַב 14 מ"מ

 

 

הצגת המוצר

התקן הלוגיקה המורכבת לתכנות (CPLD) הוא מעגל משולב (ASIC) ספציפי ליישום במעגל המשולב של LSI (Large Scale Integrated Circuit).הוא מתאים לתכנון מערכות דיגיטליות אינטנסיביות, ובקרת ההשהיה שלו נוחה.CPLD הוא אחד המכשירים הצומחים ביותר במעגלים משולבים.

רכיבי CPLD

CPLD הוא מכשיר לוגי מורכב שניתן לתכנות בעל קנה מידה גדול ומבנה מורכב, השייך למגוון רחב של קנה מידה גדול.מעגלים משולבים.

ל-CPLD יש חמישה חלקים עיקריים: בלוק מערך לוגי, יחידת מאקרו, טווח מוצר מורחב, מערך קווי לתכנות ובלוק בקרת קלט/פלט.

1. בלוק מערך לוגי (LAB)

בלוק מערך לוגי מורכב ממערך של 16 תאי מאקרו, ומספר LABS מחוברים יחדיו על ידי מערך ניתן לתכנות (PIA) ואפיק גלובלי

2. יחידת מאקרו

יחידת המאקרו בסדרת MAX7000 מורכבת משלושה בלוקים פונקציונליים: מערך לוגי, מטריצה ​​לבחירת מוצר ואוגר הניתן לתכנות.

3. טווח מוצר מורחב

מונח מוצר אחד של כל תא מאקרו יכול להישלח בחזרה למערך הלוגי.

4. מערך קווי PIA לתכנות

ניתן לחבר כל LAB כדי ליצור את ההיגיון הנדרש דרך המערך החוטי הניתן לתכנות.האוטובוס הגלובלי הזה הוא ערוץ הניתן לתכנות שיכול לחבר כל מקור אות במכשיר ליעדו.

5. בלוק בקרת I/O

בלוק בקרת ה-I/O מאפשר להגדיר כל פין I/O בנפרד עבור קלט/פלט והפעלה דו-כיוונית.

השוואה בין CPLD ו-FPGA

למרות שניהםFPGAוCPLDהם התקני ASIC הניתנים לתכנות ויש להם מאפיינים משותפים רבים, בשל ההבדלים במבנה של CPLD ו-FPGA, יש להם מאפיינים משלהם:

1.CPLD מתאים יותר להשלמת אלגוריתמים שונים ולוגיקה קומבינטורית, ו-FP GA מתאים יותר להשלמת לוגיקה רציפה.במילים אחרות, FPGA מתאים יותר למבנה עשיר של כפכפים, בעוד ש-CPLD מתאים יותר למבנה מוגבל של כפכפים ועשיר במונחי מוצר.

2. מבנה הניתוב הרציף של CPLD קובע שהשהיית התזמון שלו אחידה וניתנת לחיזוי, בעוד שמבנה הניתוב המפולח של FPGA קובע את אי-חיזוי ההשהיה שלו.

3.FPGA יש יותר גמישות מאשר CPLD בתכנות.CPLD מתוכנת על ידי שינוי הפונקציה הלוגית עם מעגל חיבור פנימי קבוע, בעוד FPGA מתוכנת על ידי שינוי החיווט של החיבור הפנימי.ניתן לתכנת את FP GA תחת שער לוגי, בעוד CPLD מתוכנת תחת בלוק לוגי.

4. האינטגרציה של FPGA גבוהה מזו של CPLD, ויש לה מבנה חיווט מורכב יותר ויישום לוגי.

5.CPLD נוח יותר לשימוש מאשר FPGA.תכנות CPLD באמצעות טכנולוגיית E2PROM או FASTFLASH, ללא שבב זיכרון חיצוני, קל לשימוש.עם זאת, מידע התכנות של FPGA צריך להיות מאוחסן בזיכרון חיצוני, ושיטת השימוש היא מסובכת.

6. CPLDS מהירים יותר מ-FPgas ובעלי יכולת חיזוי זמן גבוהה יותר.הסיבה לכך היא ש-FPGas הם תכנות ברמת השער וחיבורים הדדיים מבוזרים מאומצים בין CLBS, בעוד CPLDS הם תכנות ברמת בלוק לוגי והחיבורים בין בלוקים הלוגיים שלהם משולבים.

7.בדרך התכנות, CPLD מבוסס בעיקר על תכנות זיכרון E2PROM או FLASH, זמני תכנות עד 10,000 פעמים, היתרון הוא שהמערכת מכבה את מידע התכנות לא הולך לאיבוד.ניתן לחלק את CPLD לשתי קטגוריות: תכנות על המתכנת ותכנות על המערכת.רוב ה-FPGA מבוסס על תכנות SRAM, מידע התכנות הולך לאיבוד כאשר המערכת כבויה, ונתוני התכנות צריכים להיכתב בחזרה ל-SRAM מחוץ למכשיר בכל פעם שהוא מופעל.היתרון שלו הוא שניתן לתכנת אותו בכל עת, וניתן לתכנת אותו במהירות בעבודה, כדי להשיג תצורה דינמית ברמת הלוח וברמת המערכת.

8. סודיות CPLD טובה, סודיות FPGA גרועה.

9. באופן כללי, צריכת החשמל של CPLD גדולה מזו של FPGA, וככל שדרגת האינטגרציה גבוהה יותר, כך ברור יותר.


  • קודם:
  • הַבָּא:

  • כתבו כאן את הודעתכם ושלחו אותה אלינו